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除了64核心和7nm之外

2019-08-27

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美国时间2019年8月7日,AMD终于发布了代号为Rome的第二代EPYC数据中心处理器。

作为数据中心领域内的首款7nm工艺x86处理器,AMD的本次发布吸引了包括HPE、Dell、联想等全球顶级系统提供商;AWS、Azure、Google Cloud等全球前三的云服务提供商以及Cray这家顶尖超算制造商登台助阵,声势空前浩大。而面对来自全球隔得的合作伙伴、客户和媒体,AMD CEO苏姿丰博士也毫不避讳的表示:AMD要把竞争带回到数据中心市场。

AMD CEO苏姿丰博士发表演讲

最高64核心、128线程、最高3.4GHz Boost频率、双路系统最高4TB内存、512MB L3缓存、全线8路DDR4 3200MHz内存支持及128 Lane PCI-E 4.0支持让AMD完全有底气说出这句话。

由AMD定义的Leadership

而从基础特性来看,本次发布的第二代EPYC处理器主要包含三大特点:7nm工艺、Zen 2核心以及Chiplet架构。

7nm无敌舰队的最后一员猛将就位

不得不说,在过去相当长的一段时间内,AMD都被工艺制程所拖累。究其原因,GF技术上的常年落后难辞其咎。不过在苏博士大刀阔斧的改革之下,AMD终于摆脱了GF的束缚,将代工工作交给了技术更先进的台积电。于是,我们便看到了Ryzen7 3000系列处理器、Radeon RX 5700系列显卡和此次发布的第二代EPYC处理器。民用处理器、图形卡、数据中心处理器,AMD的三大支柱业务终于全部享受到了7nm所带来的功耗降低及Die size减小优势。

虽然工艺与制程并不是决定一款芯片的成败,但其带来的功耗降低和面积缩减却让AMD有机会向更好能效、更多核心、更高频率发起冲击。而这些正是AMD重新站上擂台与Intel正面交锋的先决条件。

Chiplet架构 对芯片的全新理解

所谓chiplet就是将以往CPU设计中传统的单Die设计思路彻底抛弃,进而将不同功能的部分单独进行设计与制造;模块之间通过专门的互联器件和埋线技术来进行数据交换。

AMD引以为傲的Chiplet设计

目前,在Rome中,AMD采用了Core与IO分离的设计思路;在处理器最中间是集成了内存控制器、PCI-E 4.0控制器、内部互联Infinity Fabric控制器和L3缓存的IO核心,在IO核心周围则是数个Core模组。这种设计思路有几个好处:

其一,不同部分单独制造可以有效缩减由良率问题所产生的成本。举个例子,在相同的技术条件下,如果同一批次的晶圆会在蚀刻过程中随机生成20个故障点,在最坏的情况下,这意味着20个die会因此报废。在采用传统的大核心设计中,如果一个晶圆只能切割出100个完整核心,那这20个故障点也就意味着良率最低会降至80%。但在chiplet思路中,AMD可以在相同尺寸的晶圆上构建更多的die,如果将die的边长缩小一半,那么一个晶圆能够切割出的die数量则至少会提升4倍,那么同样的20个坏点在最坏的情况下也只能让芯片良率降低至95%。显然,这会在极大程度上降低AMD的制造成本。

其二,由于不同功能模块彼此之间完全独立,所以进行升级或步进都会变得更容易,成本也更低。

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